> Szerinted az APX/AVX10 [link] már magábafoglalja/megvalósítja azt,
> amit az SVE-nél láttunk? Vagyis hogy az utasítás/vektorhossz
> és a végrehajtó szélessége nincs szorosan összekötve?

(ahogy felületesen én látom)
bár messziről úgy tünk .. és egyes cikkek meg is emlitik [1]
csak "érzésre" van meg a hasonlóság ..
persze lehet, hogy egy következő AVX10.3/AVX10.4 már arrafelé vezet a kiegészítésekkel
de ezt még nem látjuk.

[1] "However, the e-cores will be limited to the converged AVX10's maximum 256-bit vector length, while P-cores can use 512-bit vectors. This feels akin to Arm's support for variable vector widths with SVE. " ( tomshw )

Ami még érdekes olvasva a kommenteket (spekulációkat) ..
hogy egyesek szerint ez az Intel részleges válasza az AMD AVX-512 -es megvalósításra ..

"No, the E-cores will implement only a 256-bit subset of AVX-512, which halves the size of the vector registers to 256-bit and the size of the mask registers to 32-bit. The same subset will be implemented on the P-cores combined with E-cores.

This subset AVX10/256, is the reason for this new specification. It is the Intel response to AMD Zen 4.

When their competitor supports AVX-512 on all products, Intel had to do something to remain competitive. Because they believe that supporting the full AVX-512 on their E-cores is too expensive, they have created a subset of AVX-512, including only the instructions with an operand size up to 256 bits."
( via https://news.ycombinator.com/item?id=36854341 )

Mottó: "A verseny jó!"