Az a gondom ,hogy can hit elérheti...de nem fogja 65nm-n sztem nem.Elég komplex már a chip és mind a 4 magnak annyin kéne futkosnia...

A can az annyit jelent hogy képes rá, tehát eléri, ha igaz a hír.

"Minden negyedik-ötödik magyar funkcionális analfabéta – derült ki a nemzetközi felmérésekből."

A ''can'' sokkal valószínűbben jelenti azt, hogy egyes példányok felhúzhatók odáig. Vagyis, ha tuningolsz, és szerencséd van, akár lehet is ilyened. Azt, hogy ilyen garantált órajele lenne, nem jelenti, akkor nem lenne benne ez a lehetőséget jelző szócska.

Nem mintha ez számítana, kedvenc hírhordárunk bizonyára most is csak találgat.

Akkor ott már valóban jó esélyekkel indúl a Penryn 3,33GHz ellen, persze kérdéses, hogy az Intel tuningja meddig megy majd el...

Yorkfield 4GHz már kicsit durva lenne!

¡GLORIA A LAS PLAGAS!

Én sem hiszem hogy lesz olyan AMD által kiadott 4 magos verzió ami 3.0+ GHz felett üzemelne alapból, viszont ha a jobbakat fel lehet majd 3.2-3.3-ra húzni az azért már nem lenne rossz.

"Minden negyedik-ötödik magyar funkcionális analfabéta – derült ki a nemzetközi felmérésekből."

Enyire hogy tudtál eltévedni
Egyébként jó lenne ha kicsit csipkedné magát az AMD bár biztos méregdrágák lesznek ezek a procik. Nekem egy 2magos 2,4Ghz Phenom X2 25-30k-ért már megérné

[Szerkesztve]

Én abban reménykedem, hogy a az új Phenom X2 lesz olyan jó, mint a mostani C2D procik, és így lesz alternatíva AM2-re a C2D ellenében teljesítmény szempontjából.

#tarcsad

Én pl a 10%-ban vagyok még a mostani 850-es duronom is 1000ren megy
Durva proci mi és AMD

Szerintem Te pontosan érted Yutani mire gondolt. Felesleges ez.

Én csak örülök a 3 GHz-es K10-nek meglátjuk mit nyújt majd és mennyibe kerül.


[Szerkesztve]

''Öregember nem gyorsvonat!''

Ha jól sejtem ezek az IPC maximális értékei:
K8: 3,0
Core2: 4,0
K10: 3,0

Szerintem a 3,24 Ghz az ilyen extreme edition formájában nagyon kis számban létező verzió lehet majd...Biztos ,hogy nem arról írnak ,hogy otthon sufni tuninggal mennyit tudsz kihajtani mert az kit érdekel egy hivatalos termék szempontjából....

Amit sokan elfelejtenek,hogy komplex a chip DE ott a SOI ami ugye a ''hagyományos'' gyártástechnologiához képest +15-20%-kal nagyobb órajelet biztosít...

sok szakértő nyilatkozott már és ők is azt állították ,hogy 3Ghz-et biztosan el kell érnie a K10-nek... És ezt olyanok mondták akik értenek is hozzá...


A jelenlegi 2 Ghz-es Barcelonákról meg annyit ,hogy a legelső stepping az ami 2Ghz-en fut...A Phenom X4 a legújabb steppingre épül...A legelső steppinggel legyártott procikat is el kell adniuk és erre van beállítva egy gyártósor, változtatni sem egyszerű és valszeg a nyitásra azt szeretné az AMD ,hogy ne csak paperlaunch legyen így míg az első steppinges Barcelonák már több hónapja a gyártósoron vannak a Phenomokból csak most kerülnek majd valamikor az első példányok a gyártósorra...

Jah az meg a másik ,hogy a Barcelona tudtommal egy halom olyan dolgot nem tud power managment terén ami a magas órajelet segítené, ezért is lehet ,hogy jóval alacsonyabb órajelen indul... Az igazi procik a Phenomok lesznek itt lesz már ,hogy minden mag külön feszelhető, IMC is stb...

Hali R.Zoli!

Hol lehet ilyesmi infókat fellelni hogy mik lesznek a különbségek a Barcelona és Phenom processzorok közt?

''Ha jól sejtem ezek az IPC maximális értékei:
K8: 3,0
Core2: 4,0
K10: 3,0''

Erről már beszéltünk. Ez így helytelen. Az AMD-nél ez (AMD-féle) makroOP-okban értendő, Intelnél meg mikroOP-okban. Namost az alap gépi kód AMD-nél általában 1db (AMD-féle) makroOP-ra fordul, Intel esetén viszont általában 2 mikroOP-ra. Így az Intel-féle mikroOP fúzió nélkül a Core2 2,0-ra jön ki, azzal együtt meg kb. egálban vannak.

[Szerkesztve]

Hali dezz!

Igazad van, legalábbis részben. Tényleg nem jó a 4,0 érték.

Core2: 6,0 ( mikroOP fúzióval )
Core2: 5,0 ( mikroOP fúzió nélkül )

szerk.: Beszéltünk róla, de úgy látom még sincs egálban...

[Szerkesztve]

Ez az infó nem megbízható.

szerk.: elvileg 6 port van, de kizárt hogy mindegyik leterhelhető egyszerre

[Szerkesztve]

(Az első fele törölve )

Én azon gondolkodom egy ideje, hogyan lehet az, hogy a Core microarchitecture miért nem mutat kétszeres feletti gyorsulást (illetve, hogy a K8 miért nem szakadt jobban le tőle, hiszen nem csak 64->128 volt ott a korábbiakhoz képest). Mi fogja vissza ennyre? Vagy mi nem volt ismert a korábbiakról? Mert az, ami visszafogja, az AMD-t is komolyan érintheti.

[Szerkesztve]

Arguing on the Internet is like running in the Special Olympics. Even if you win, you are still ... ˙˙˙ Real Eyes Realize Real Lies ˙˙˙

Na, végülis kicsit megkavarodtam, így a tisztánlátás végett átnéztem az idevágó Intel dokumentációt. ( 248966 - Intel 64 and IA-32 Architectures Optimization Reference Manual ).

Ott ez szerepel:
All of the decoders can decode one macro-fused pair per cycle, with up to three other instructions, resulting in a peak decode bandwidth of 5 instructions per cycle.

Ez egyértelmű. Maximálisan 5-ös IPC érthető el. De ez nagyon elméleti...

[Szerkesztve]

Hali P.H.!

Ez engem is érdekel. Ugyanis többször próbáltam már különféle kódokat optimalizálni a különféle manual-ok alapján, mégis irgalmatlanul nehéz az IPC = 1,5-ös értéket megközelíteni. Sőt, sokszor 0,8-0,9 környéki értékek jönnek ki, a vTune-nal is.

Mondjuk az rendben van hogy ezek nem milliószor ciklusban végrehajtott kódok, meg nem is férnek be a ROB-ba ( ICU-ba ). De akkor is... kíváncsi vagyok a K10 féle retirement keresztmetszet növekedésre.

Ahogy írtad korábban, hogy maga a forrásbeli utasítássorrend kevésbé befolyásolja a K8-at, mint a Core microarchitecture-t, én ütemezésbeli erőtlenségre (''sokszor 0,8-0,9 környéki értékek jönnek ki, a vTune-nal is'') vagy (esetleg, kérdőjelesen) valami retirement-szűkösségre (ilyesmit dezz is linkelt korábban) tudok gondolni, de ezzel ki kellene várni a K10 megjelenését és teljesítményét, abból a realitások talaján talán több kikövetkeztethető.

Arguing on the Internet is like running in the Special Olympics. Even if you win, you are still ... ˙˙˙ Real Eyes Realize Real Lies ˙˙˙

Eredendően értelmetlen kóddal nem nehéz.

cycle:
movq mm0,[esi] //MM0 <- 64 bites értéket kap
addps xmm0,xmm0 // XMM0 <- megkétszereződik
xorps xmm1,xmm1 //<- XMM1 <- 0
dec ebp // <- EBP csökken (de miért)
movq mm1,[esi] //<- MM1 <- azonos MM0 tartalmával
addps xmm2,xmm2 // <- XMM2 megkétszereződik
xorps xmm3,xmm3 // <- XMM3 <- 0
test edi,edi // EDI tesztje (mi csökkenti? végtelen ciklus vagy 0 volt?)
jne cycle // ciklus vége
movq mm2,[esi // MM2 <- mint MM0
addps xmm4,xmm4 // XMM4 kétszeres
xorps xmm5,xmm5 // XMM5 <- 0
test ebp,ebp // válzotó(?)-teszt
jnz cycle // ciklus vége [/OFF]

[Szerkesztve]

Arguing on the Internet is like running in the Special Olympics. Even if you win, you are still ... ˙˙˙ Real Eyes Realize Real Lies ˙˙˙

Arra, hogy ilyen összecsapott lett a kódértelmezés, egyetlen mentségem, hogy már a [MOD] után született
XOR(/PS/PD)-t meg tényleg hagyjuk ki belőle, P2 óta tudja, hogy nem függ az előző értéktől.

És ez nem tárol eredményt, mindig ugyanonnan olvas (= nem függ a ciklusváltozótól sem a forrás-, sem a céladat címe)

[Szerkesztve]

Arguing on the Internet is like running in the Special Olympics. Even if you win, you are still ... ˙˙˙ Real Eyes Realize Real Lies ˙˙˙

Jó, akkor most mutasd meg te hogy hogy lehet elérni az IPC=5,0 értéket.
Na és persze csináljon valami hasznosat is, ha már tőlem elvárnád.

Egyre rosszabb. Mondom, ez az 5,0-ás és 6,0-ás érték mikroOP. 1db alap x86/stb. utasítás általában 2db mikroOP-ra fordul, amiből egyes párok fúzionálhatnak. Tehát:

Core 2-nél:
6,0 mikroOP -> 3,0 instruction
5,0 mikroOP -> 2,5 instruction

K8/K10-nél:
3,0 (AMD-féle) makroOP -> 3,0 instruction
(+ K10-nél több utasítás DirectPath)

Azt hiszem neked kelllene mutatni IPC értéket értelmes kódban.

Én nem montam sehol, hogy 3 feletti IPC-t el lehet érni AMD-kkel. Csak azt ,hogy hogyan lehet velül 3-as IPC elérni.

[Szerkesztve]

Arguing on the Internet is like running in the Special Olympics. Even if you win, you are still ... ˙˙˙ Real Eyes Realize Real Lies ˙˙˙

Miért is?

De mondtam, sorry: [link] És tartom is.De 5 vagy 6 IPC-ről szó sem esett eddig.



[Szerkesztve]

Arguing on the Internet is like running in the Special Olympics. Even if you win, you are still ... ˙˙˙ Real Eyes Realize Real Lies ˙˙˙

Nézd meg csak ezt: [link]

Itt 4 mikroOP széles ''csatorna'' látható, és tesztek szerint ebből 1 lehet fúzionált, azaz 4 v. 5 mikroOP mehet át, ami 2,0 v. 2,5 x86/stb. utasítás.

És amikor ezt összehasonlítod a K10 ide vonatkozó csatornájával, ami 3 szintén ''uop''-nak van jelölve, vedd figyelembe, hogy az valójában nem mikroOP ott, hanem AMD-féle makroOP, ami egyenként 2db mikroOP. (Ez a nem teljesen korrekt jelölés fel lett róva a szerzőnek, írta is, hogy talán módosítania kellene a képen, de végül nem foglalkozott vele tovább.)

[Szerkesztve]

Hali dezz!

Mi az ami egyre rosszabb?
Idézem még egyszer ami pár sorral feljebb a #1278-ban is olvasható.

All of the decoders can decode one macro-fused pair per cycle, with up to three other instructions, resulting in a peak decode bandwidth of 5 instructions per cycle.

Remélem most jobban látszik.

Az 5-ös IPC a Core2 maximuma. Ez az Intel dokumentációból látszik.
Mikor 6-os IPC-ről beszéltem, az egyértelműen téves információ volt.

Kezdesz összezavarni. Nem értem hogy mire vonatkozik a ''De mondtam...''.
A linkelt hozzászólás most mire vonatkozik?

Légyszives nézd meg a linket, hogy mit értettem a ''csatornán'', és értsd meg, hogy a dekódolás szélessége önmagában nem döntő tényező.

Ezek remek ábrák!

dezz:Itt 4 mikroOP széles ''csatorna'' látható, és tesztek szerint ebből 1 lehet fúzionált, azaz 4 v. 5 mikroOP mehet át, ami 2,0 v. 2,5 x86/stb. utasítás.

A 4/5 mikroOP bizony jelenthet 4/5 utasítást is a Core2 esetében, ugyanis az utasítások jelentős részénél 1 utasítás = 1 mikroOP megfeleltetés áll fenn, ha nincs memória hivatozású operandus.

dezz:És amikor ezt összehasonlítod a K10 ide vonatkozó csatornájával, ami 3 szintén ''uop''-nak van jelölve, vedd figyelembe, hogy az valójában nem mikroOP ott, hanem AMD-féle makroOP, ami egyenként 2db mikroOP. (Ez a nem teljesen korrekt jelölés fel lett róva a szerzőnek, írta is, hogy talán módosítania kellene a képen, de végül nem foglalkozott vele tovább.)

Na, ez lehet hogy egy kicsit homályos nekem. De a Decode csatornákon keletkező 1/2 mikroOP az csak 1 utasítást jelent, nem 1/2-őt. Vagy tévedek?

dezz, akkor most a segítségedet kérem. Ugyanis nem értettem meg hogy ''a dekódolás szélessége önmagában nem döntő tényező''. Először is, ezt miért mondod? Másodszor mit értesz ''döntő'' alatt? Harmadszor ha a döntő = jelentős, akkor miért nem az?

Egyébként ha azt veszem amit már írtam, hogy az IPC=1,5 értéket is nehéz elérni akkor ezzel csak megerősítettél abban hogy az IPCmax érték növelés nem hoz túl sokat a teljesítmény növelésében.

''A 4/5 mikroOP bizony jelenthet 4/5 utasítást is a Core2 esetében, ugyanis az utasítások jelentős részénél 1 utasítás = 1 mikroOP megfeleltetés áll fenn, ha nincs memória hivatozású operandus.''
Hát, kíváncsi lennék P.H. véleményére, mekkora részük.

''Na, ez lehet hogy egy kicsit homályos nekem.''
Melyik része?
Intelnél: x86/stb. utasítások = makroOP, ezek közvetlenül mikroOP-okra fordulnak.
AMD-nél: a x86/stb. utastások először makroOP-okra fordulnak, melyek 1-2db mikroOP-ot tartalmaznak.
Az ábrán, és a cikkben ez utóbbi dolog figyelmen kívül lett hagyva.

''De a Decode csatornákon keletkező 1/2 mikroOP az csak 1 utasítást jelent, nem 1/2-őt. Vagy tévedek?
Nem tévedsz, de én nem is mondtam mást. 3,0 -> 3,0.

''dezz, akkor most a segítségedet kérem. Ugyanis nem értettem meg hogy ''a dekódolás szélessége önmagában nem döntő tényező''. Először is, ezt miért mondod? Másodszor mit értesz ''döntő'' alatt? Harmadszor ha a döntő = jelentős, akkor miért nem az?''
Mert a dekóderek utáni részeknek, és talán a retirementnek szűkebb a keresztmetszete.
(De a dekóderekkel is lehet valami, mert hiába tud mind fúziót, egy 5-ös mikroOP csoportból csak 2db-ot lehet párosítani eggyé.)

''Egyébként ha azt veszem amit már írtam, hogy az IPC=1,5 értéket is nehéz elérni akkor ezzel csak megerősítettél abban hogy az IPCmax érték növelés nem hoz túl sokat a teljesítmény növelésében.
Hát igen, nem az említett dolgokon múlik a hétköznapokban a teljesítmény.

[Szerkesztve]

akosf:Na, ez lehet hogy egy kicsit homályos nekem.
dezz:Melyik része?

Úgy tudtam hogy a K10 egy decode egység csak egy utasítást fordít 1-2 microOP-ra.
Te meg írtad hogy a decode egységek kimenete 1-2 microOP-ot generál.
Nem tudtam mire venni a dolgot. De ezek szerint csak redundáns információ.

akosf:De a Decode csatornákon keletkező 1/2 mikroOP az csak 1 utasítást jelent, nem 1/2-őt. Vagy tévedek?
dezz:Nem tévedsz, de én nem is mondtam mást. 3,0 -> 3,0.

Nem mondtam hogy mást mondtál.
A kérdést azért tettem fel hogy tisztázódjon a homályos folt.
Tisztázódott. Mindketten ugyanazt állítjuk.

Azért nem teljesen ''redundáns'', mert ha úgy tekintjük, hogy ilyen mikroOP-okból mehet tovább egyszerre max. 3db, akkor tévedésbe esünk. Valójában ebből 3-6db mehet tovább.

[Szerkesztve]

Miben tévedünk?
A mikroOP-oknak szerintem nincs túl nagy jelentőségük. Inkább az az érdekes hogy mennyi utasítást tudok végrehajtatni a processzorral, hiszen a program is utasításokból áll, nem mikroOP-okból.

Persze, hogy végső soron az IPC számít, de éppen ennek próbálunk utána járni (a teljesség igénye nélkül ).

A linkelt ábrán az látható, hogy AMD-nél a Pack Bufferből egyszerre 3 ''uop'' mehet tovább. És eléggé nem mindegy, hogy ez (AMD-féle) makroOP, vagy mikroOP, mivel 1 makroOP = 1 v. 2 mikroOP (DirectPath esetén, amikoris 1 utasítás = 1 makroOP). Tehát, max. IPC = 3 utasítás, akkor is, ha 2 mikroOP-os művelet (ugye memória-művelet), és akkor is, ha csak 1.

Ezzel szemben Intelnél az IPC 4 csak a 4 egyszerűbb, vagy 3 egyszrűbb (1 mikroOP-os) + 1 összetettebb (fúzióval 1 mikroOP-ossá tehető) utasításoknál lehet. Más esetekben 3, vagy épp csak 2. (Azon igen ritka esetekben lehet talán 5, ha az első 2 feltétel valamelyike teljesül, plusz egy makroOP fúzió is bejátszik, ha ezek egyszerre is működhetnek. Illetve azt nem tudom, különböző utasítások mikroOP-jai fúzionálhatók-e mikroOP fúzióval.)

Persze a legkorrektebb egy minden utasításra, plusz azok átlagos kódokbeli előfordulási arányára számolt IPC összehasonlítás lenne.

[Szerkesztve]

Sőt van itt még valami. AMD-nél 1db VectorPath, vagy 3db DirectPath, akár összetett, 2 mikroOP-os utasítás mehet át. Intelnél viszont csak az egyszerű, 1 mikroOP-osokból mehet át több (*), az összettekből viszont csak 1...

* Elvileg ugyan minden Simple Decoder tudja a mikroOP fúziót, azonban ez nem tűnik igaznak, mivel tesztek szerint 4 egyszerre végrehajtott mikroOP-ból csak egy lehet fúzionált. (Akinek van kedve, letesztelhetné.)