Keresés

Új hozzászólás Aktív témák

  • Petykemano

    veterán

    válasz Petykemano #1905 üzenetére

    Charlie 15 lapkás infója

    Kitart mellette.
    Azon gondolkodtam, hogy vajon nem lehet-e ehhez hasonló megoldás:

    Ez egy ilyen kép, ahol az ún XPU-k közötti fekete chipek elvileg adatmegosztást célzó SRAM-ok.

    Eddig ugye mindig abban gondolkodtunk, hogy az IO lapkában van-e L4 cache.
    De abban is gondolkodtunk, hogy vajon legalább az egymáshoz közeli chipletek között van-e direkt IF link. Ezt végül cáfolták. (Ez persze nem jelenti azt, hogy az ötlet fel se merülhetne)

    Azt ugye tudjuk, hogy a zen3-mal CCX=CCD.

    Mondjuk tényleg mi van, ha a 6 plusz lapkából (according to Charlie) 2 tényleg valami IO-lapkához kötődő valami (HBM?), ami L4 cache-ként funkcionál közvetlenül a memória irányába. 4 pedig az egymás mellett levő chipletek közé kerül (úgy mint a fenti képen, csak ott nem két egymás melletti CCD van, hanem 1XPU)
    Akkor 1 ilyen kommunikációs lapka pont össze tudna kötni egymással 4 CCD-t.

    (Hogy milyen haszna lenne, azt nem tudom megmondani, de ha nem lehetne haszna, az intel ne mutogatna ilyen képeket.)

  • S_x96x_S

    addikt

    válasz Petykemano #1905 üzenetére

    > Zen3: smt4 ...

    én elképzelhetőnek tartom, hogy valóban megcélozták az smt4-et.
    de volt mellette 2 másik - kisebb változtatást igénylő design.
    És amikor a legyártott mintapéldányokat tesztelték, az eredmények alapján pillanatnyilag - dobták az smt4-es verziót.

    A csúszások alapján látszik
    ,hogy azért van sok technikai probléma amit meg kell oldani
    ,viszont a piac elvárja, hogy valami újdonságot jövőre is szállítsanak.
    tehát valami biztonsági terv is kell.
    Az is lehet, hogy most a biztonsági verziót hallottuk.
    szerintem az smt4 sincs teljesen kizárva ( csak le csökkent a valószínűsége )

Új hozzászólás Aktív témák

Hirdetés