Az utolsó bekezdés kivételével ezeket már lehetett tudni tavaly novemberben. Az ISSCC előzetes programjában le voltak írva.
"An 8MB level 3 cache, composed of 4 independent 2MB subcaches, is built on a 32nm SOI process. It features column-select aliasing to improve area efficiency, supply gating and floating bitlines to reduce leakage power, and centralized redundant row and column blocks to improve yield and testability. The cache operates above 2.4GHz at 1.1V."
Ennyit az újabb adatokról. 
Mondjuk konkrétan arról, hogy Computex-en lesz a launch, még nem olvastam sehol semmit. Még pletyka szinten sem említették meg sehol. A CeBIT-es bemutató szerűség viszont igaz.[link]
"Minden negyedik-ötödik magyar funkcionális analfabéta – derült ki a nemzetközi felmérésekből."
